一、為什么要混合鍵合？ 

混合鍵合并不新鮮事物。多年來(lái)，CMOS 圖像傳感器供應(yīng)商一直在使用它。為了制造圖像傳感器，供應(yīng)商在工廠中處理兩個(gè)不同的晶圓：第一個(gè)晶圓由許多芯片組成，每個(gè)芯片由一個(gè)像素陣列組成；第二個(gè)晶圓由信號(hào)處理器芯片組成。

然后，使用混合鍵合，將晶圓與μm級(jí)的銅對(duì)銅互連鍵合在一起。晶圓上的die隨后被切割，形成圖像傳感器。

這個(gè)過(guò)程與封裝幾乎無(wú)異。但對(duì)于封裝，混合鍵合涉及一系列不同的組裝挑戰(zhàn)，這就是為什么它直到近年才投入生產(chǎn)。

然后，在研發(fā)方面，競(jìng)技場(chǎng)有幾個(gè)發(fā)展。例如，Imec使用微凸塊和混合鍵合開(kāi)發(fā)了所謂的 3D-SoC。在 3D-SoC 中，您可以堆疊任意數(shù)量的芯片，例如邏輯上的內(nèi)存。為此，您將內(nèi)存和邏輯芯片共同設(shè)計(jì)為單個(gè) SoC。

混合鍵合實(shí)現(xiàn)了這些設(shè)備中z先進(jìn)的互連?！盀榱藢?shí)現(xiàn)這樣的3D-SoC電路，3D互連間距需要進(jìn)一步擴(kuò)大，超越目前的z先進(jìn)水平。我們目前的研究已經(jīng)證明了在7微米間距實(shí)現(xiàn)這種互連的可行性，用于模對(duì)模堆疊，700納米間距用于die-to-die，”Imec的高級(jí)研究員、研發(fā)副總裁兼3D系統(tǒng)集成項(xiàng)目主 任Eric Beyne在IEDM的一篇論文中說(shuō)。

盡管如此，AMD正在使用臺(tái)積電的混合鍵合技術(shù)，稱為SoIC。據(jù)AMD稱，與微凸塊相比，臺(tái)積電的技術(shù)提供了超過(guò) 200 倍的連接密度和 15 倍的互連密度。AMD總裁兼首/席執(zhí)行官 Lisa Su 表示：“與其他競(jìng)爭(zhēng)方法相比，這種方法每個(gè)信號(hào)的功耗不足三分之一，從而實(shí)現(xiàn)了更高效、更密集的集成?！?

同時(shí)，在IEDM 2021會(huì)議上，臺(tái)積電副總裁 Douglas Yu提供了有關(guān)該公司 SoIC 路線圖的更多詳細(xì)信息。這為客戶概述了混合鍵合凸點(diǎn)間距縮放路徑。

在 SoIC 路線圖上，臺(tái)積電以 9μm 的鍵距開(kāi)始，并已上市。然后，它計(jì)劃引入 6μm 間距，隨后是 4.5μm 和 3μm。換句話說(shuō)，該公司希望每?jī)赡曜笥彝瞥鲆淮涡碌逆I合間距，每一代都提供70%的規(guī)模提升。

有幾種方法可以實(shí)現(xiàn)SoIC。例如，AMD設(shè)計(jì)了一款基于7nm的處理器和SRAM，由臺(tái)積電代工。然后，臺(tái)積電使用 SoIC 以 9μm鍵合間距連接芯片。

理論上，隨著時(shí)間的推移，你可以開(kāi)發(fā)出各種先進(jìn)的芯片，然后用臺(tái)積電的技術(shù)在各種間距上進(jìn)行鍵合。

可以肯定的是，該技術(shù)不會(huì)取代傳統(tǒng)的芯片縮放。相反，芯片縮放仍在繼續(xù)。臺(tái)積電和三星都在研發(fā) 5 納米邏輯工藝和 3 納米及更高工藝。

曾經(jīng)，從一個(gè)工藝節(jié)點(diǎn)到下一個(gè)工藝節(jié)點(diǎn)的轉(zhuǎn)變?cè)谛酒墓β?、性能和面積 (PPA) 方面提供了顯著的提升。但是，在z近的節(jié)點(diǎn)上，PPA 的提升正在減少。

在許多方面，混合鍵合是提供系統(tǒng)提升的一種方式。“過(guò)去，大部分PPA的好處都是由硅來(lái)完成的。人們過(guò)去常常讓芯片縮放來(lái)驅(qū)動(dòng)系統(tǒng)性能。但現(xiàn)在，作為引擎的芯片縮放正在失去動(dòng)力，”Need h am 的 Shi 說(shuō)。“z終，您希望通過(guò)混合鍵合來(lái)提升整個(gè)系統(tǒng)級(jí) PPA。如果你想在技術(shù)上更精/確，SoIC可以說(shuō)是臺(tái)積電為客戶提供的可用工具包中的一個(gè)強(qiáng)大工具。SoIC 是某些工作負(fù)載的絕/佳 PPA 助推器?！?

英特爾、三星和其他公司尚未發(fā)布他們的混合綁定路線圖。

盡管如此，從架構(gòu)的角度來(lái)看，所有這一切并不像看起來(lái)那么簡(jiǎn)單。下一代3D封裝可能會(huì)在不同節(jié)點(diǎn)包含多個(gè)復(fù)雜的芯粒。一些裸片可以使用混合鍵合進(jìn)行堆疊和鍵合。其他裸片將位于封裝的其他地方。因此，需要一系列技術(shù)來(lái)連接所有部分。

Promex 總裁兼首/席執(zhí)行官 Richard Otte 表示：“對(duì)于那些挑戰(zhàn)極限以開(kāi)發(fā)高性能計(jì)算產(chǎn)品的公司來(lái)說(shuō)，混合鍵合可能是必需的。”“對(duì)于二維結(jié)構(gòu)和應(yīng)用，芯?？赡軙?huì)使用高密度方法互連，包括中介層。3D-IC 需要堆疊芯粒，因此需要TSV和銅柱，以及2D高密度互連工藝?！?

還有其他挑戰(zhàn)。在一個(gè)封裝中，所有裸片都需要使用裸片到裸片的鏈接和接口相互通信。大多數(shù)這些芯片到芯片的鏈接都是專有的，需要有開(kāi)發(fā)開(kāi)放標(biāo)準(zhǔn)鏈接的舉措?！癈hiplet成為新 IP的z大障礙是標(biāo)準(zhǔn)化，必須建立芯粒之間的標(biāo)準(zhǔn)/通用通信接口，才能在多個(gè)封裝供應(yīng)商之間實(shí)現(xiàn)這一點(diǎn)，”O(jiān)tte 說(shuō)。

二、制造挑戰(zhàn)

與此同時(shí)，在制造方面，兩種類型的裝配工藝使用混合鍵合——wafer-to-wafer和die-to-wafer。

在wafer-to-wafer中，芯片在晶圓廠的兩個(gè)晶圓上加工。然后，晶圓鍵合機(jī)取出兩個(gè)晶圓并將它們鍵合在一起。z后，對(duì)晶圓上堆疊的芯片進(jìn)行切割和測(cè)試。

Die-to-wafer是另一種選擇。與wafer-to-wafer一樣，芯片在晶圓廠中的晶圓上加工。die是從一個(gè)晶圓上切割下來(lái)的。然后，將這些die鍵合到基礎(chǔ)晶圓上。z后，對(duì)晶圓上堆疊的芯片進(jìn)行切割和測(cè)試。

圖 3：Wafer-to-wafer流程

圖 4：Die-to-wafer流程

從一開(kāi)始，擁有良好成品率的die就很重要。成品率低于標(biāo)準(zhǔn)的die可能會(huì)影響z終產(chǎn)品的性能。因此，預(yù)先制定良好的測(cè)試策略至關(guān)重要。

英特爾高級(jí)首/席工程師 Adel Elsherbini在 IEDM 的一次演講中說(shuō)：“一些芯片可能存在制造缺陷，這些缺陷z好在測(cè)試期間被篩選出來(lái)?！薄暗?，如果測(cè)試覆蓋率不是滿分，則其中一些芯片可能會(huì)作為良好芯片通過(guò)測(cè)試。這是一個(gè)特殊的挑戰(zhàn)。有缺陷的芯片可能會(huì)導(dǎo)致z終系統(tǒng)良率降低，尤其是隨著芯片數(shù)量的增加?！?

除了良好的測(cè)試策略外，還需要完善的流程?；旌湘I合工藝發(fā)生在半導(dǎo)體制造廠內(nèi)的潔凈室中，而不是像大多數(shù)封裝類型那樣發(fā)生在封裝廠。

在超凈潔凈室中進(jìn)行此過(guò)程非常重要。潔凈室按潔凈度級(jí)別分類，潔凈度級(jí)別基于每體積空氣允許的顆粒數(shù)量和大小。通常，半導(dǎo)體工廠采用符合 ISO 5 級(jí)或清潔標(biāo)準(zhǔn)的潔凈室。根據(jù) American Cleanroom Systems，在 ISO 5 級(jí)中，潔凈室中每立方米尺寸 >0.5?m 的顆粒必須少于 3,520 個(gè)。ISO 5 級(jí)潔凈室相當(dāng)于舊的 100 級(jí)標(biāo)準(zhǔn)。

在某些情況下，OSAT的IC 組裝是在 ISO 7 或 10,000 級(jí)或更高級(jí)別的潔凈室中進(jìn)行的。這適用于大多數(shù)封裝類型，但不適用于混合鍵合。在此過(guò)程中，微小顆粒可能會(huì)侵入流體，導(dǎo)致設(shè)備故障。

OSAT當(dāng)然可以建造具有ISO 5潔凈室的設(shè)施，但這是一項(xiàng)昂貴的努力?；旌湘I合需要相對(duì)昂貴的設(shè)備。此外，混合鍵合涉及半導(dǎo)體供應(yīng)商更熟悉的幾個(gè)步驟。

在wafer-to-wafer和die-to-wafer的流程中，該過(guò)程從晶圓廠中的單個(gè)鑲嵌工藝開(kāi)始。為此，在晶片的一側(cè)沉積二氧化硅層。然后，在表面上形成許多微小的通孔圖案。蝕刻圖案，在晶圓上形成大量微小的μm大小的通孔。

然后將銅材料沉積在整個(gè)結(jié)構(gòu)上。使用化學(xué)機(jī)械拋光 (CMP) 系統(tǒng)對(duì)表面進(jìn)行平坦化。該工具使用機(jī)械力拋光表面。

CMP工藝去除銅材料并拋光表面，剩下的是微小通孔中的銅金屬化材料。

整個(gè)過(guò)程重復(fù)幾次。z終，晶圓有幾層。每一層都有微小的銅通孔，它們?cè)谙噜弻又邢嗷ミB接。頂層由較大的銅結(jié)構(gòu)組成，稱為焊盤。介電材料圍繞著微小的焊盤。

盡管如此，鑲嵌工藝，尤其是 CMP，具有挑戰(zhàn)性。它需要對(duì)晶圓表面進(jìn)行精/確控制?！癧在晶圓上]，電介質(zhì)表面需要：(1) 非常光滑，以確保在連接芯片時(shí)具有強(qiáng)大的吸引力；(2) 非常低的形貌以避免電介質(zhì)預(yù)鍵合中的空隙或不必要的應(yīng)力，”Elsherbini 在 IEDM 的一篇論文中說(shuō)。

但是，在這些制程中，可能會(huì)出現(xiàn)一些問(wèn)題。晶圓往往會(huì)下垂或彎曲。然后，在 CMP 過(guò)程中，該工具可能會(huì)過(guò)度拋光表面。銅墊凹陷變得太大。在鍵合過(guò)程中，某些焊盤可能不會(huì)鍵合。如果拋光不充分，銅殘留物會(huì)造成電氣短路。

在混合鍵合中，標(biāo)準(zhǔn)CMP工藝可能無(wú)法解決問(wèn)題?！斑@需要特殊的CMP處理來(lái)控制化學(xué)蝕刻與機(jī)械蝕刻的比例以及 CMP 步驟的數(shù)量，以保持電介質(zhì)表面的平面度，”Elsherbini 說(shuō)。CMP之后，晶圓會(huì)經(jīng)過(guò)計(jì)量步驟。計(jì)量工具測(cè)量和表征表面形貌。

“銅混合鍵合的主要工藝挑戰(zhàn)包括表面缺陷控制以防止空洞、晶圓級(jí)厚度和形狀計(jì)量以及納米級(jí)表面輪廓控制以支持穩(wěn)健的混合鍵合焊盤接觸，以及控制頂部銅焊盤的對(duì)齊和底模，” KLA營(yíng)銷高級(jí)總監(jiān) Stephen Hiebert 說(shuō)。