一、為什么要混合鍵合？ 

混合鍵合并不新鮮事物。多年來，CMOS 圖像傳感器供應商一直在使用它。為了制造圖像傳感器，供應商在工廠中處理兩個不同的晶圓：第一個晶圓由許多芯片組成，每個芯片由一個像素陣列組成；第二個晶圓由信號處理器芯片組成。

然后，使用混合鍵合，將晶圓與μm級的銅對銅互連鍵合在一起。晶圓上的die隨后被切割，形成圖像傳感器。

這個過程與封裝幾乎無異。但對于封裝，混合鍵合涉及一系列不同的組裝挑戰(zhàn)，這就是為什么它直到近年才投入生產(chǎn)。

然后，在研發(fā)方面，競技場有幾個發(fā)展。例如，Imec使用微凸塊和混合鍵合開發(fā)了所謂的 3D-SoC。在 3D-SoC 中，您可以堆疊任意數(shù)量的芯片，例如邏輯上的內(nèi)存。為此，您將內(nèi)存和邏輯芯片共同設計為單個 SoC。

混合鍵合實現(xiàn)了這些設備中z先進的互連?！盀榱藢崿F(xiàn)這樣的3D-SoC電路，3D互連間距需要進一步擴大，超越目前的z先進水平。我們目前的研究已經(jīng)證明了在7微米間距實現(xiàn)這種互連的可行性，用于模對模堆疊，700納米間距用于die-to-die，”Imec的高級研究員、研發(fā)副總裁兼3D系統(tǒng)集成項目主 任Eric Beyne在IEDM的一篇論文中說。

盡管如此，AMD正在使用臺積電的混合鍵合技術，稱為SoIC。據(jù)AMD稱，與微凸塊相比，臺積電的技術提供了超過 200 倍的連接密度和 15 倍的互連密度。AMD總裁兼首/席執(zhí)行官 Lisa Su 表示：“與其他競爭方法相比，這種方法每個信號的功耗不足三分之一，從而實現(xiàn)了更高效、更密集的集成?！?

同時，在IEDM 2021會議上，臺積電副總裁 Douglas Yu提供了有關該公司 SoIC 路線圖的更多詳細信息。這為客戶概述了混合鍵合凸點間距縮放路徑。

在 SoIC 路線圖上，臺積電以 9μm 的鍵距開始，并已上市。然后，它計劃引入 6μm 間距，隨后是 4.5μm 和 3μm。換句話說，該公司希望每兩年左右推出一次新的鍵合間距，每一代都提供70%的規(guī)模提升。

有幾種方法可以實現(xiàn)SoIC。例如，AMD設計了一款基于7nm的處理器和SRAM，由臺積電代工。然后，臺積電使用 SoIC 以 9μm鍵合間距連接芯片。

理論上，隨著時間的推移，你可以開發(fā)出各種先進的芯片，然后用臺積電的技術在各種間距上進行鍵合。

可以肯定的是，該技術不會取代傳統(tǒng)的芯片縮放。相反，芯片縮放仍在繼續(xù)。臺積電和三星都在研發(fā) 5 納米邏輯工藝和 3 納米及更高工藝。

曾經(jīng)，從一個工藝節(jié)點到下一個工藝節(jié)點的轉(zhuǎn)變在芯片的功率、性能和面積 (PPA) 方面提供了顯著的提升。但是，在z近的節(jié)點上，PPA 的提升正在減少。

在許多方面，混合鍵合是提供系統(tǒng)提升的一種方式?！斑^去，大部分PPA的好處都是由硅來完成的。人們過去常常讓芯片縮放來驅(qū)動系統(tǒng)性能。但現(xiàn)在，作為引擎的芯片縮放正在失去動力，”Need h am 的 Shi 說?！皕終，您希望通過混合鍵合來提升整個系統(tǒng)級 PPA。如果你想在技術上更精/確，SoIC可以說是臺積電為客戶提供的可用工具包中的一個強大工具。SoIC 是某些工作負載的絕/佳 PPA 助推器?！?

英特爾、三星和其他公司尚未發(fā)布他們的混合綁定路線圖。

盡管如此，從架構的角度來看，所有這一切并不像看起來那么簡單。下一代3D封裝可能會在不同節(jié)點包含多個復雜的芯粒。一些裸片可以使用混合鍵合進行堆疊和鍵合。其他裸片將位于封裝的其他地方。因此，需要一系列技術來連接所有部分。

Promex 總裁兼首/席執(zhí)行官 Richard Otte 表示：“對于那些挑戰(zhàn)極限以開發(fā)高性能計算產(chǎn)品的公司來說，混合鍵合可能是必需的?！薄皩τ诙S結構和應用，芯?？赡軙褂酶呙芏确椒ɑミB，包括中介層。3D-IC 需要堆疊芯粒，因此需要TSV和銅柱，以及2D高密度互連工藝?！?

還有其他挑戰(zhàn)。在一個封裝中，所有裸片都需要使用裸片到裸片的鏈接和接口相互通信。大多數(shù)這些芯片到芯片的鏈接都是專有的，需要有開發(fā)開放標準鏈接的舉措?！癈hiplet成為新 IP的z大障礙是標準化，必須建立芯粒之間的標準/通用通信接口，才能在多個封裝供應商之間實現(xiàn)這一點，”O(jiān)tte 說。

二、制造挑戰(zhàn)

與此同時，在制造方面，兩種類型的裝配工藝使用混合鍵合——wafer-to-wafer和die-to-wafer。

在wafer-to-wafer中，芯片在晶圓廠的兩個晶圓上加工。然后，晶圓鍵合機取出兩個晶圓并將它們鍵合在一起。z后，對晶圓上堆疊的芯片進行切割和測試。

Die-to-wafer是另一種選擇。與wafer-to-wafer一樣，芯片在晶圓廠中的晶圓上加工。die是從一個晶圓上切割下來的。然后，將這些die鍵合到基礎晶圓上。z后，對晶圓上堆疊的芯片進行切割和測試。

圖 3：Wafer-to-wafer流程

圖 4：Die-to-wafer流程

從一開始，擁有良好成品率的die就很重要。成品率低于標準的die可能會影響z終產(chǎn)品的性能。因此，預先制定良好的測試策略至關重要。

英特爾高級首/席工程師 Adel Elsherbini在 IEDM 的一次演講中說：“一些芯片可能存在制造缺陷，這些缺陷z好在測試期間被篩選出來?！薄暗?，如果測試覆蓋率不是滿分，則其中一些芯片可能會作為良好芯片通過測試。這是一個特殊的挑戰(zhàn)。有缺陷的芯片可能會導致z終系統(tǒng)良率降低，尤其是隨著芯片數(shù)量的增加?！?

除了良好的測試策略外，還需要完善的流程。混合鍵合工藝發(fā)生在半導體制造廠內(nèi)的潔凈室中，而不是像大多數(shù)封裝類型那樣發(fā)生在封裝廠。

在超凈潔凈室中進行此過程非常重要。潔凈室按潔凈度級別分類，潔凈度級別基于每體積空氣允許的顆粒數(shù)量和大小。通常，半導體工廠采用符合 ISO 5 級或清潔標準的潔凈室。根據(jù) American Cleanroom Systems，在 ISO 5 級中，潔凈室中每立方米尺寸 >0.5?m 的顆粒必須少于 3,520 個。ISO 5 級潔凈室相當于舊的 100 級標準。

在某些情況下，OSAT的IC 組裝是在 ISO 7 或 10,000 級或更高級別的潔凈室中進行的。這適用于大多數(shù)封裝類型，但不適用于混合鍵合。在此過程中，微小顆粒可能會侵入流體，導致設備故障。

OSAT當然可以建造具有ISO 5潔凈室的設施，但這是一項昂貴的努力。混合鍵合需要相對昂貴的設備。此外，混合鍵合涉及半導體供應商更熟悉的幾個步驟。

在wafer-to-wafer和die-to-wafer的流程中，該過程從晶圓廠中的單個鑲嵌工藝開始。為此，在晶片的一側沉積二氧化硅層。然后，在表面上形成許多微小的通孔圖案。蝕刻圖案，在晶圓上形成大量微小的μm大小的通孔。

然后將銅材料沉積在整個結構上。使用化學機械拋光 (CMP) 系統(tǒng)對表面進行平坦化。該工具使用機械力拋光表面。

CMP工藝去除銅材料并拋光表面，剩下的是微小通孔中的銅金屬化材料。

整個過程重復幾次。z終，晶圓有幾層。每一層都有微小的銅通孔，它們在相鄰層中相互連接。頂層由較大的銅結構組成，稱為焊盤。介電材料圍繞著微小的焊盤。

盡管如此，鑲嵌工藝，尤其是 CMP，具有挑戰(zhàn)性。它需要對晶圓表面進行精/確控制?！癧在晶圓上]，電介質(zhì)表面需要：(1) 非常光滑，以確保在連接芯片時具有強大的吸引力；(2) 非常低的形貌以避免電介質(zhì)預鍵合中的空隙或不必要的應力，”Elsherbini 在 IEDM 的一篇論文中說。

但是，在這些制程中，可能會出現(xiàn)一些問題。晶圓往往會下垂或彎曲。然后，在 CMP 過程中，該工具可能會過度拋光表面。銅墊凹陷變得太大。在鍵合過程中，某些焊盤可能不會鍵合。如果拋光不充分，銅殘留物會造成電氣短路。

在混合鍵合中，標準CMP工藝可能無法解決問題?！斑@需要特殊的CMP處理來控制化學蝕刻與機械蝕刻的比例以及 CMP 步驟的數(shù)量，以保持電介質(zhì)表面的平面度，”Elsherbini 說。CMP之后，晶圓會經(jīng)過計量步驟。計量工具測量和表征表面形貌。

“銅混合鍵合的主要工藝挑戰(zhàn)包括表面缺陷控制以防止空洞、晶圓級厚度和形狀計量以及納米級表面輪廓控制以支持穩(wěn)健的混合鍵合焊盤接觸，以及控制頂部銅焊盤的對齊和底模，” KLA營銷高級總監(jiān) Stephen Hiebert 說。